Информационные технологии проектирования РЭА на программируемых логических интегральных схемах
№ | Наименование разделов курса | Лекции | Практич.
занятия | Самост.
работа |
---|---|---|---|---|
1 | Основы цифровой схемотехники.
Двоичное представления числа. Типовые комбинационные и синхронные узлы: мультиплексоры, триггеры, регистры, счетчики и др. | 4 |
|
|
2 | Типы ПЛИС и их особенности.
Архитектуры FPGA, CPLD, комбинированная. | 2 |
|
|
3 | Обзор микросхем ПЛИС ведущих производителей.
(Xilinx, Altera, Actel, Lattice) | 2 |
|
|
4 | Маршрут проектирования ПЛИС. Среда проектирования ПЛИС. | 2 | 2 | 2 |
5 | Основы языка описания аппаратуры Verilog HDL.
Литература, базовые конструкции, структура описания. | 2 |
| 2 |
6 | Непрерывное присваивание и оператор assign.
Задержки. | 2 | 2 |
|
7 | Процедурное присваивание.
Блокирующее и неблокирующее присваивание. Задержки. | 2 | 2 |
|
8 | Стили описания стандартных узлов цифровой техники.
Мультиплексоры, регистры, счетчики и др. | 2 | 4 |
|
9 | Стиль структурного описания устройства.
Подключение экземпляра модуля, переопределение значений параметров. | 2 | 4 |
|
10 | Создание тестового окружения (testbench). | 2 | 4 | 2 |
11 | Циклы, оператор generate. | 2 | 2 |
|
12 | Системные задачи.
Файловый ввод-вывод, генерация случайных чисел, управление моделированием, инициализация памяти и др. | 2 | 2 |
|
13 | Использование IP-блоков.
Мастер создания IP-блоков среды проектирования ПЛИС. Подключение IP-блоков к проекту. Обзор IP-блоков фирмы-производителя ПЛИС.. | 2 | 4 |
|
14 | Конечные автоматы. Директивы компилятора.
Графический и текстовый способы описания автоматов. Стили описания автоматов. | 2 | 4 |
|
15 | Временные, логические и топологические ограничения в проекте.
Определение синхросигналов; задание соответствия выводов и др. | 1 | 1 |
|
16 | Внутрисхемная отладка проекта.
Программы SignalTap, SignalProbe и др. | 2 | 2 |
|
Итоговая форма контроля — зачет.
Общая учебная нагрузка — 72 часа.