Управление дополнительного профессионального образования

<p align="center">
<span style="font-size: 12pt;"> </span><b><span style="font-size: 12pt;">АННОТАЦИЯ </span></b>
</p>
<b><span style="font-size: 12pt;"> </span></b>
<p align="center">
<b><span style="font-size: 12pt;">
    к программе повышения квалификации </span></b>
</p>
<b><span style="font-size: 12pt;"> </span></b>
<p>
<b><span style="font-size: 12pt;"> </span></b>
</p>
<p style="text-align: justify;">
<b><span style="font-size: 12pt;">Цель программы:</span></b><span style="font-size: 12pt;"> качественное изменение профессиональных компетенций, направленных на повышение профессионального уровня в рамках имеющейся у слушателей квалификации в области проектирования электронных средств на языке описания аппаратуры Verilog (SystemVerilog): </span>
</p>
<p style="text-align: justify;">
</p>
<ol style="text-align: justify;">
    <li>
    <p>
<span style="font-size: 12pt;">Умение разрабатывать модели цифровых устройств на синтезируемом подмножестве языка Verilog (SystemVerilog) при комплексном проектировании цифровых устройств на базе ПЛИС.</span>
    </p>
</li>
    <li>
    <p>
<span style="font-size: 12pt;">Знакомство с возможностями генерации Verilog – кода для проектов на ПЛИС при совместном использовании ПО МATLAB - Аltera, Xilinx для комплексном проектировании цифровых устройств на базе ПЛИС. </span>
    </p>
</li>
    <li><span style="font-size: 12pt;">Знакомство с возможностями и особенности применения библиотек IP - блоков при комплексном проектировании цифровых устройств на базе ПЛИС. </span></li>
</ol>
<p>
</p>
<p style="text-align: justify;">
</p>
<p style="text-align: justify;">
<span style="font-size: 12pt;"> </span>
</p>
<p style="text-align: justify;">
<span style="font-size: 12pt;"> </span><b><span style="font-size: 12pt;">Результатом обучения </span></b><span style="font-size: 12pt;">является приобретение</span><b><span style="font-size: 12pt;"> знаний и умений </span></b><span style="font-size: 12pt;">по: </span>
</p>
<p style="text-align: justify;">
<span style="font-size: 12pt;"> </span>
</p>
<ul style="text-align: justify;">
    <li><span style="font-size: 12pt;">
    основным этапам и технологиям маршрута проектирования цифровых устройств с использованием языков описания аппаратуры;</span></li>
    <li><span style="font-size: 12pt;">типам и функциональности моделей, разрабатываемых на языках описания аппаратного обеспечения;</span></li>
    <li><span style="font-size: 12pt;">синтаксису и понимать семантику языка Verilog (SystemVerilog); </span></li>
    <li><span style="font-size: 12pt;">использованию языка Verilog (SystemVerilog) для разработки TLM и RTL моделей; </span></li>
    <li><span style="font-size: 12pt;">разработке тестового окружения для модульных тестов; <br>
</span></li>
    <li><span style="font-size: 12pt;">использованию возможностей ПО Аltera, Xilinx при комплексном проектировании цифровых устройств на базе ПЛИС;</span></li>
    <li><span style="font-size: 12pt;">представлению об инструментах пакета ПО Аltera, Xilinx для реализации маршрута проектирования цифровых устройств; <br>
</span></li>
    <li><span style="font-size: 12pt;">использованию среды проектирования для симуляции и тестирования моделей на языке Verilog (SystemVerilog); </span></li>
    <li><span style="font-size: 12pt;">синтезу логических моделей и конфигурирования ПЛИС; </span></li>
    <li><span style="font-size: 12pt;">представлению о возможностях генерации Verilog – кода для проектов на ПЛИС при совместном использовании ПО МATLAB - Аltera, Xilinx для комплексном проектировании цифровых устройств на базе ПЛИС; <br>
</span></li>
    <li><span style="font-size: 12pt;">представлению об особенности применения библиотек IP - блоков при комплексном проектировании цифровых устройств на базе ПЛИС. </span></li>
</ul>
<p>
</p>
<p>
<span style="font-size: 12pt;"> </span><b><span style="font-size: 12pt;">Категория слушателей:</span></b><span style="font-size: 12pt;"> сотрудники профильных предприятий. </span>
</p>
<span style="font-size: 12pt;"> </span>
<p>
<span style="font-size: 12pt;"> </span><b><span style="font-size: 12pt;">Объем программы: </span></b><span style="font-size: 12pt;">72 часа.</span>
</p>
<span style="font-size: 12pt;"> </span>
<p>
<span style="font-size: 12pt;"> </span><b><span style="font-size: 12pt;">Форма обучения:</span></b><span style="font-size: 12pt;"> очно-заочная.</span>
</p>
<p>
<span style="font-size: 12pt;"> </span>
</p>
<a class="link_dotted toggle_next" >ПОСМОТРЕТЬ УЧЕБНЫЙ ПЛАН ПРОГРАММЫ ПОВЫШЕНИЯ КВАЛИФИКАЦИИ</a>
<div style="display: none;">
    <p>
    </p>
    <table class="tbl_mai_date1">
    <tbody>
    <tr>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td colspan="7">
            <p align="center">
                 Аудиторные занятия, дистанционные занятия
            </p>
        </td>
        <td colspan="2">
            <p align="center">
            </p>
<br>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 № п/п
            </p>
        </td>
        <td>
            <p align="center">
                 Наименование разделов
            </p>
        </td>
        <td>
            <p align="center">
                 Трудоёмкость, час
            </p>
        </td>
        <td>
            <p align="center">
                 Всего, час
            </p>
        </td>
        <td>
            <p align="center">
                 Лекции, час
            </p>
        </td>
        <td>
            <p align="center">
                 Лабораторные работы, час
            </p>
        </td>
        <td>
            <p align="center">
                 Практические занятия, семинары, час
            </p>
        </td>
        <td colspan="3">
            <p align="center">
            </p>
            <p align="center">
                 Аттестация
            </p>
        </td>
        <td colspan="2">
            <p align="center">
                 СРС, час
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 час
            </p>
        </td>
        <td colspan="2">
            <p align="center">
                 Форма контроля
            </p>
        </td>
        <td>
            <p align="center">
            </p>
<br>
        </td>
    </tr>
    </tbody>
    <tbody>
    <tr>
        <td>
            <p align="center">
                 1
            </p>
        </td>
        <td>
            <p>
                 Современные технологии комплексного проектирования радиоэлектронных устройств.
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 1.1
            </p>
        </td>
        <td>
            <p>
                 Проектирование в рамках взаимодействия системного и схемотехнического ПО, САПР проектно-конструкторских работ.
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 2
            </p>
        </td>
        <td>
            <p>
                 Основы синтеза устройств комбинационного и автоматного типа.
            </p>
        </td>
        <td>
            <p align="center">
                 22
            </p>
        </td>
        <td>
            <p align="center">
                 22
            </p>
        </td>
        <td>
            <p align="center">
                 14
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 8
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 2.1
            </p>
        </td>
        <td>
            <p>
                 Синтез устройств комбинационного типа
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 2
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 2.2
            </p>
        </td>
        <td>
            <p>
                 Основы синтеза устройств автоматного типа
            </p>
        </td>
        <td>
            <p align="center">
                 8
            </p>
        </td>
        <td>
            <p align="center">
                 8
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 2.3
            </p>
        </td>
        <td>
            <p>
                 Типовые операционные элементы цифровых устройств
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 2.4
            </p>
        </td>
        <td>
            <p>
                 Реализация цифровых устройств на программируемых БИС с матричной структурой.
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 3
            </p>
        </td>
        <td>
            <p>
                 Возможностях генерации Verilog – кода для проектов на ПЛИС при совместном использовании ПО МATLAB - Аltera, Xilinx
            </p>
        </td>
        <td>
            <p align="center">
                 22
            </p>
        </td>
        <td>
            <p align="center">
                 22
            </p>
        </td>
        <td>
            <p align="center">
                 12
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 10
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 3.1
            </p>
        </td>
        <td>
            <p>
                 Автоматы Мили, Мура. Реализация управляющей логики с использованием Stateflow.
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 3.2
            </p>
        </td>
        <td>
            <p>
                 Генерация кода для системных объектов и функций MATLAB, блоков Simulink
            </p>
        </td>
        <td>
            <p align="center">
                 8
            </p>
        </td>
        <td>
            <p align="center">
                 8
            </p>
        </td>
        <td>
            <p align="center">
                 2
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 3.3
            </p>
        </td>
        <td>
            <p>
                 HDL Workflow Advisor (рабочий помощник) для программирования плат с ПЛИС компаний Xilinx и Altera
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 2
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 3.4
            </p>
        </td>
        <td>
            <p>
                 Совместное использование ресурсов ПЛИС
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p>
                 Основы и конструкции языка описания аппаратуры Verilog (SystemVerilog).
            </p>
        </td>
        <td>
            <p align="center">
                 46
            </p>
        </td>
        <td>
            <p align="center">
                 46
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 40
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 4.1
            </p>
        </td>
        <td>
            <p>
                 Основы языка описания аппаратуры и верификации SystemVerilog
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 4.2
            </p>
        </td>
        <td>
            <p>
                 Конструкции языка описания аппаратуры Verilog (SystemVerilog).
            </p>
        </td>
        <td>
            <p align="center">
                 40
            </p>
        </td>
        <td>
            <p align="center">
                 40
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 40
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 5
            </p>
        </td>
        <td>
            <p>
                 Основы проектирования цифровых устройств на базе ПЛИС
            </p>
        </td>
        <td>
            <p align="center">
                 10
            </p>
        </td>
        <td>
            <p align="center">
                 10
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 5.1
            </p>
        </td>
        <td>
            <p>
                 Основы проектирования цифровых устройств на базе ПЛИС с использованием библиотек IP – блоков.
            </p>
        </td>
        <td>
            <p align="center">
                 10
            </p>
        </td>
        <td>
            <p align="center">
                 10
            </p>
        </td>
        <td>
            <p align="center">
                 4
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 6
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
                 6.1
            </p>
        </td>
        <td>
            <p>
                 Итоговая аттестация
            </p>
        </td>
        <td>
            <p align="center">
                 2
            </p>
        </td>
        <td>
            <p align="center">
                 2
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 2
            </p>
        </td>
        <td colspan="2">
            <p>
                 Выпускная работа. Зачет.
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    <tr>
        <td>
            <p align="center">
            </p>
<br>
        </td>
        <td>
            <p>
                 Итого
            </p>
        </td>
        <td>
            <p align="center">
                 106
            </p>
        </td>
        <td>
            <p align="center">
                 106
            </p>
        </td>
        <td>
            <p align="center">
                 40
            </p>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
        <td>
            <p align="center">
                 64
            </p>
        </td>
        <td>
            <p align="center">
                 2
            </p>
        </td>
        <td colspan="2">
            <p>
            </p>
<br>
        </td>
        <td>
            <p align="center">
                 0
            </p>
        </td>
    </tr>
    </tbody>
    </table>
</div>
<p>
</p>
<span style="font-size: 12pt;"> </span>