Управление дополнительного профессионального образования

АННОТАЦИЯ

к программе повышения квалификации 

Цель программы. Целью реализации данной программы является качественное изменение профессиональных компетенций, направленных на повышение профессионального уровня в рамках имеющейся у слушателей квалификации в области проектирования электронных средств на языке описания аппаратуры Verilog (SystemVerilog):
1. Умение разрабатывать модели цифровых устройств на синтезируемом подмножестве языка Verilog (SystemVerilog) при комплексном проектировании цифровых устройств на базе ПЛИС.
2. Знакомство с возможностями генерации Verilog – кода для проектов на ПЛИС при совместном использовании ПО МATLAB - Аltera, Xilinx для комплексном проектировании цифровых устройств на базе ПЛИС.
3. Знакомство с возможностями и особенности применения библиотек IP - блоков при комплексном проектировании цифровых устройств на базе ПЛИС.

В результате освоения программы слушатель должен:

1. Знание основных этапов и технологий маршрута проектирования цифровых устройств с использованием языков описания аппаратуры

2. Иметь представление о типах и функциональности моделей, разрабатываемых на языках описания аппаратного обеспечения.

3. Знать синтаксис и понимать семантику языка Verilog (SystemVerilog).

4. Уметь использовать язык Verilog (SystemVerilog) для разработки TLM и RTL моделей

5. Иметь представление о разработке тестового окружения для модульных тестов.

6. Получить опыт использования возможностей ПО Аltera, Xilinx при комплексном проектировании цифровых устройств на базе ПЛИС

7. Получить представление об инструментах пакета ПО Аltera, Xilinx для реализации маршрута проектирования цифровых устройств

8. Уметь использовать среду проектирования для симуляции и тестирования моделей на языке Verilog (SystemVerilog).

9. Иметь навыки синтеза логических моделей и конфигурирования ПЛИС.

10. Получить представление о возможностях генерации Verilog – кода для проектов на ПЛИС при совместном использовании ПО МATLAB - Аltera, Xilinx 

11. Получить представление об особенности применения библиотек IP - блоков при комплексном проектировании цифровых устройств на базе ПЛИС.

Трудоёмкость программы - 106 часов.

Форма обучения - очная


УЧЕБНЫЙ ПЛАН ПРОГРАММЫ


Аудиторные занятия, дистанционные занятия

№ п/п

Наименование разделов

Трудоёмкость, час

Всего, час

Лекции, час

Лабораторные работы, час

Практические занятия, семинары, час

Аттестация

СРС, час

час

Форма контроля

1

Современные технологии комплексного проектирования радиоэлектронных устройств.

4

4

4

0

0

0

0

2

Основы синтеза устройств комбинационного и автоматного типа.

22

22

14

0

8

0

0

3

Возможностях генерации Verilog – кода для проектов на ПЛИС при совместном использовании ПО МATLAB - Аltera, Xilinx

22

22

12

0

10

0

0

4

Основы и конструкции языка описания аппаратуры Verilog (SystemVerilog).

46

46

6

0

40

0

0

5

Основы проектирования цифровых устройств на базе ПЛИС

10

10

4

0

6

0

0

6

Итоговый контроль

2

2

0

0

0

2

Выпускная работа. Зачет.

0

Итого:

106

106

40

0

64

2

0


Получить информацию о стоимости и записаться на обучение можно по приведенным ниже контактам:

тел.8-499-158-43-90, 8-499-158-97-25 

E-mail:fpkitr@mail.ru